VHDL
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Getting started: Test benching MyHDL con ISE Simulator
This phase is as important as the design phase, and as a general rule, the amount of time spent simulating should be about twice the design time. Gina R. Smith, FPGA designer Un sistema descritto in VHDL viene solitamente simulato per analizzarne il comportamento, stimolando i possibili ingressi e verificando se i segnali in uscita sono quelli…
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MyHDL: a Python-Based HDL
Con l’affermarsi del movimento dei makers abbiamo assisitito al diffondersi di piattaforme embedded (ARM), che prima erano ad appannaggio dei soli specialisti, presso un pubblico più vasto composto da hobbisti e persone non del settore. Questo cambiamento ha portato alla ribalta linguaggi di programmazione ad alto livello come Python che è noto per la sua…
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Getting Started: FPGAs Hello World!
L’intento di questo articolo non é di fornire una guida al VHDL, ma un workflow dallo schematico al bitstream attraverso l’ISE Design Suite di Xilinx rispondendo alle domande di chi compra un nuovo FPGA e non sa da dove iniziare. Registratevi al sito Xilinx e createvi un account e scaricate Xilinx ISE Design Suite per…
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Getting started: Design di un Perceptron in FPGA con Vivado
In questo articolo per la rivista Elettronica Open Source avevamo già visto sia la teoria sia la pratica su come realizzare un modello con Simulink (Matlab) e System Generator di una semplice rete neurale artificiale (ANN) perceptron e come eseguirne l’addestramento con NNTOOL. Seguendo un procedimento analogo possiamo implementare il nostro perceptron su un FPGA. Tech…